让我们来聊聊Verilog中两个看似简单却经常让人困惑的概念：阻塞赋值和非阻塞赋值。这两个小家伙就像双胞胎兄弟，长得像但性格迥异，用错了地方可是会闹出大乱子的。
一、初识阻塞与非阻塞赋值
先来看个最简单的例子，感受下它们的区别。假设我们要实现一个简单的寄存器，用两种不同的写法会有什么不同呢？
// 技术栈：Verilog HDL
// 示例1：阻塞赋值
module blocking_example(
input clk,
input [7:0] data_in,
output reg [7:0] data_out
);
reg [7:0] temp;
always @(posedge clk) begin
temp = data_in; // 阻塞赋值
data_out = temp; // 阻塞赋值
end
endmodule
// 示例2：非阻塞赋值
module non_blocking_example(
input clk,
input [7:0] data_in,
output reg [7:0] data_out
);
reg [7:0] temp;
always @(posedge clk) begin
temp <= data_in; // 非阻塞赋值
data_out <= temp; // 非阻塞赋值
end
endmodule
看到区别了吗？阻塞赋值用"="，非阻塞赋值用"<="。但它们的区别远不止符号不同这么简单。阻塞赋值就像排队买奶茶，必须等前一个人买完才能轮到你；而非阻塞赋值就像网上点餐，大家可以同时下单，最后一起处理。
二、深入理解执行机制
让我们用更复杂的例子来揭示它们的本质区别。假设我们要实现一个简单的移位寄存器：
// 技术栈：Verilog HDL
// 示例3：阻塞赋值实现的移位寄存器（有问题！）
module shift_register_bad(
input clk,
input data_in,
output reg data_out
);
reg [2:0] shift_reg;
always @(posedge clk) begin
shift_reg[0] = data_in; // 第一级
shift_reg[1] = shift_reg[0]; // 第二级
shift_reg[2] = shift_reg[1]; // 第三级
data_out = shift_reg[2]; // 输出
end
endmodule
// 示例4：非阻塞赋值实现的移位寄存器（正确）
module shift_register_good(
input clk,
input data_in,
output reg data_out
);
reg [2:0] shift_reg;
always @(posedge clk) begin
shift_reg[0] <= data_in; // 第一级
shift_reg[1] <= shift_reg[0]; // 第二级
shift_reg[2] <= shift_reg[1]; // 第三级
data_out <= shift_reg[2]; // 输出
end
endmodule
第一个例子中，所有赋值都是立即执行的，导致最终shift_reg的所有位都等于data_in，完全失去了移位功能。而第二个例子中，所有赋值都是同时计算的，使用上一个时钟周期的值，这才实现了真正的移位功能。
三、组合逻辑与时序逻辑的应用
在实际设计中，我们通常这样区分使用场景：
// 技术栈：Verilog HDL
// 示例5：组合逻辑使用阻塞赋值
module comb_logic(
input [3:0] a, b,
output reg [3:0] sum, diff
);
always @(*) begin
sum = a + b; // 阻塞赋值适合组合逻辑
diff = a - b; // 多个赋值按顺序执行
end
endmodule
// 示例6：时序逻辑使用非阻塞赋值
module seq_logic(
input clk, reset,
input [7:0] data_in,
output reg [7:0] data_out
);
reg [7:0] reg1, reg2;
always @(posedge clk or posedge reset) begin
if (reset) begin
reg1 <= 8'h00; // 非阻塞赋值
reg2 <= 8'h00;
data_out <= 8'h00;
end
else begin
reg1 <= data_in; // 同时更新
reg2 <= reg1 + 8'h01;
data_out <= reg2;
end
end
endmodule
组合逻辑中我们使用阻塞赋值，因为需要立即计算当前输入的结果；而时序逻辑中使用非阻塞赋值，这样才能正确模拟寄存器在时钟边沿同时更新的行为。
四、常见陷阱与最佳实践
新手常犯的错误是把两者混用，看看这个典型错误：
// 技术栈：Verilog HDL
// 示例7：混合使用阻塞和非阻塞赋值（危险！）
module mixed_assignment(
input clk,
input [7:0] in1, in2,
output reg [7:0] out1, out2
);
reg [7:0] temp;
always @(posedge clk) begin
temp = in1 + in2; // 阻塞赋值
out1 <= temp; // 非阻塞赋值
out2 <= out1; // 非阻塞赋值
end
endmodule
这种写法虽然可能工作，但极其危险！因为它依赖于仿真器的具体实现。正确的做法是：在同一个always块中，要么全部使用阻塞赋值（针对组合逻辑），要么全部使用非阻塞赋值（针对时序逻辑）。
五、高级应用场景
在复杂的状态机设计中，非阻塞赋值展现了它的强大之处：
// 技术栈：Verilog HDL
// 示例8：状态机中的非阻塞赋值
module fsm(
input clk, reset,
input [1:0] cmd,
output reg [1:0] state
);
// 状态定义
parameter IDLE = 2'b00;
parameter START = 2'b01;
parameter WORK = 2'b10;
parameter DONE = 2'b11;
always @(posedge clk or posedge reset) begin
if (reset) begin
state <= IDLE; // 复位状态
end
else begin
case (state)
IDLE:
if (cmd == 2'b01)
state <= START;
else
state <= IDLE;
START:
state <= WORK;
WORK:
if (cmd == 2'b10)
state <= DONE;
else
state <= WORK;
DONE:
state <= IDLE;
endcase
end
end
endmodule
这种写法确保了状态转换是原子性的，所有状态更新都在时钟边沿同时完成，避免了竞争条件。
六、仿真与综合的差异
值得注意的是，仿真和综合对这两种赋值的处理可能有所不同：
// 技术栈：Verilog HDL
// 示例9：仿真与综合的潜在差异
module sim_vs_synth(
input clk,
input [3:0] a, b,
output reg [3:0] result
);
reg [3:0] temp1, temp2;
always @(posedge clk) begin
// 这种写法在仿真和综合中可能有不同表现
temp1 = a + b;
temp2 <= temp1 - 1;
result <= temp2;
end
endmodule
在仿真中，temp1会立即更新，然后temp2使用更新后的值；但在综合后，硬件行为可能与预期不符。因此，强烈建议保持赋值风格一致。
七、总结与建议
经过上面的探讨，我们可以得出以下结论：
- 阻塞赋值(=)用于组合逻辑，表示立即赋值
- 非阻塞赋值(<=)用于时序逻辑，表示时钟边沿同时更新
- 同一个always块中不要混用两种赋值方式
- 组合逻辑always块使用(*)敏感列表，时序逻辑使用时钟边沿
- 初始化时也要使用对应的赋值方式
记住这个黄金法则：看到时钟就用非阻塞，没有时钟就用阻塞。遵循这个原则，你的Verilog代码会更加可靠和可维护。
最后给个小技巧：在大型项目中，可以在编码规范中明确规定always块的注释方式，比如：
// 组合逻辑always块
always @(*) begin // COMB
// 这里只用阻塞赋值
end
// 时序逻辑always块
always @(posedge clk or posedge reset) begin // SEQ
// 这里只用非阻塞赋值
end
这样通过简单的注释就能快速识别块的类型，大大提高了代码的可读性和可维护性。