你可能遇到过这样的场景：仿真时一切完美，波形图跳动着预期的节拍，但一旦生成比特流下载到板子上，或者进行后端布局布线，功能就变得诡异起来。时钟域穿越的信号丢了？上电复位逻辑被吞了？状态机卡在某个奇怪的状态？很多时候，问题的根源都指向同一个“嫌疑犯”：综合工具过于积极的优化。
综合工具，比如我们常用的Synopsys Design Compiler、Cadence Genus，或者FPGA厂商的Vivado、Quartus，它们的核心任务之一就是优化。它们会像一位勤快的管家，帮你清理掉没用的代码（Dead Code Elimination），合并相同的逻辑（Constant Propagation），甚至重新组织电路结构以追求更小的面积或更高的速度。这本身是极好的。但问题在于，这位管家有时太“勤快”了，它无法理解你某些看似冗余或非常规的代码背后深刻的用意——比如，那可能是一个故意引入来同步跨时钟域信号的触发器链，或者是一个用于调试的观测点，又或者是一个必须保持确定性的安全状态机逻辑。
今天，我们就来系统地聊聊，如何给这位“勤快的管家”戴上“镣铐”，明确地告诉它：“这里，别动！”
一、理解综合工具的“视角”与优化行为
在深入方法之前，我们得先换位思考，站在综合工具的角度看问题。综合工具将你的Verilog代码（RTL级描述）转换为门级网表的过程，本质上是一个逻辑化简和映射的过程。它遵循一系列布尔代数规则和优化算法。
它主要会做以下几类优化：
- 常量传播：如果一个信号的值在编译时就能确定（比如被赋值为常数），那么所有使用这个信号的地方都会被替换成该常数。
- 死代码消除：永远不会被执行的代码块（例如，条件判断永远为假），或者其输出从未被使用的模块，会被直接移除。
- 逻辑化简：例如，
A & A会被简化为A；A & !A会被简化为0。 - 触发器优化：如果发现一个触发器的输出直接反馈回其输入（且没有其他逻辑），或者其数据输入是常数，这个触发器可能会被优化掉或合并。
你的“关键逻辑”，在工具看来，很可能就符合上述某一条“可优化”的特征。例如，一个两级同步器，第一级触发器的输出只连到了第二级触发器的输入，工具可能会认为第一级是冗余的而试图优化它，这将是灾难性的。
二、核心防御策略：使用综合属性与编译指令
这是最直接、最标准的方法。几乎所有的综合工具都支持通过特定的注释（synthesis attribute）或编译指令（pragma）来指导其行为。这些指令就像给代码贴上的“便签”，告诉工具“请保留这个”。
技术栈示例：本文所有示例均基于通用的Verilog-2001语法，并在主流FPGA工具（如Xilinx Vivado, Intel Quartus）和ASIC工具（如Synopsys DC）中普遍支持。具体属性名可能因工具略有差异，但概念相通。
示例1：防止信号被优化掉（keep / preserve 属性）
假设我们有一个内部调试信号 debug_observation，它只连接到虚拟的测试模块，在最终产品中并不使用。综合工具很可能将其视为无用输出而优化掉。
module top (
input wire clk,
input wire [7:0] data_in,
output reg [7:0] data_out
);
// 一个内部处理的中间信号，我们想观察它
(* keep = "true" *) // 综合属性：告诉工具务必保留这个wire/net
wire [7:0] processed_data;
// 另一个例子：我们想保留一个寄存器，即使它可能被工具认为可优化
(* preserve *) // 另一种写法，同样表示保留
reg [3:0] state_register;
always @(posedge clk) begin
// 一些处理逻辑...
processed_data = data_in + 8‘d1;
state_register <= processed_data[3:0]; // 假设state_register只用了低4位
data_out <= processed_data;
end
// 注意：`processed_data` 虽然被 `data_out` 使用了，不会被优化。
// 但 `state_register` 的高4位始终为0，工具可能想优化掉整个寄存器。
// `(* preserve *)` 强制保留了完整的4位寄存器。
endmodule
关联技术详解：keep 和 preserve 略有区别。keep 通常作用于线网（wire）或寄存器，防止它们被合并或删除。preserve 更强调保持寄存器的完整性，防止其被常数传播或部分位被裁剪。在Synopsys DC中，你可能会看到 syn_keep 和 syn_preserve；在Vivado中，等效的属性是 keep 和 dont_touch（功能更强，也阻止物理优化）。
示例2：禁止优化特定模块或实例（dont_touch 属性）
当你实例化一个IP核（比如一个PLL），或者一个手工精心优化的子模块时，你绝对不希望综合工具碰它。
module design_with_ip (
input wire sys_clk,
output wire locked,
output wire clk_out
);
// 实例化一个时钟管理单元（CMT）IP核
(* dont_touch = "true" *) // 关键！禁止综合和优化工具改动此实例
clk_wiz_0 my_pll_inst (
.clk_in1(sys_clk),
.clk_out1(clk_out),
.locked(locked)
);
// 即使这个IP核内部有某些输出在顶层看似未连接，
// `dont_touch` 也能保证其完整性。
endmodule
示例3：关键路径与同步器保护（ASYNC_REG 属性）
这是跨时钟域设计中的黄金法则。为了确保亚稳态能正确恢复，我们通常使用两级或多级寄存器进行同步。综合工具可能认为第一级寄存器是冗余的。ASYNC_REG 属性明确告诉工具：“这些寄存器是用于同步的，请按顺序放置它们（不要优化、不要重排），并可能将其放置在专用的同步寄存器单元中。”
module cdc_sync (
input wire src_clk,
input wire src_data,
input wire dst_clk,
output reg dst_data_sync
);
// 同步寄存器链
(* async_reg = "true" *) reg sync_reg_0;
(* async_reg = "true" *) reg sync_reg_1;
always @(posedge dst_clk) begin
sync_reg_0 <= src_data; // 第一级：捕获亚稳态
sync_reg_1 <= sync_reg_0; // 第二级：稳定输出
end
assign dst_data_sync = sync_reg_1;
// 工具看到 `async_reg` 属性后，会：
// 1. 保证这两个寄存器不被优化或合并。
// 2. 在布局时，会尽量将它们紧挨着放置，以减少中间路径延迟。
// 3. (某些工具)会将其映射到具有更高亚稳态恢复特性的特殊寄存器上。
endmodule
三、通过编码风格进行“物理”防御
如果某些属性不被你的工具链支持，或者你想编写更具可移植性的代码，可以通过特定的编码风格来“欺骗”工具，使其无法进行优化。
示例4：制造“伪”依赖
让关键逻辑的输出，以某种工具无法推断的方式，影响到一个永远不会发生的条件分支。这样，工具为了保持逻辑正确性，就无法删除它。
module keep_counter (
input wire clk,
input wire rst_n,
output reg [31:0] critical_counter // 这个计数器必须保留，用于后期测量
);
// 一个永远不会为真的条件，但工具在综合时无法证明
parameter DEBUG_MODE = 0;
always @(posedge clk or negedge rst_n) begin
if (!rst_n) begin
critical_counter <= 32‘d0;
end else begin
critical_counter <= critical_counter + 32‘d1;
end
end
// 制造一个“伪”输出依赖
reg dummy_output;
always @(*) begin
// 工具在综合时会计算 DEBUG_MODE=0，因此这个if块是死的。
// 但它无法确定 `critical_counter` 的值是否会影响 `&critical_counter` 的结果。
// 为了安全起见，它必须保留整个 `critical_counter` 的逻辑。
if (DEBUG_MODE) begin
dummy_output = &critical_counter; // 检查所有位是否为1
end else begin
dummy_output = 1‘b0;
end
end
// 注意：`dummy_output` 本身可能还是会被优化掉，但它成功“保护”了 `critical_counter`。
endmodule
注意事项：这种方法会引入不必要的逻辑，可能影响综合结果的分析。应作为备用方案。
示例5：使用 initial 语句（仅用于FPGA）
在FPGA中，initial 语句通常用于给寄存器赋初值，这对上电状态至关重要。虽然ASIC综合通常忽略 initial，但FPGA综合工具会将其映射到寄存器的初始值。如果这个初始值对于功能安全是关键（比如让状态机从一个安全状态启动），那么它本身就是一种保护，因为改变这个寄存器逻辑可能会改变其初值行为。
module safe_state_machine (
input wire clk,
input wire rst_n,
input wire trigger,
output reg safe_state
);
localparam IDLE = 2‘b00;
localparam ARMED = 2‘b01;
localparam FIRING = 2‘b10;
localparam FAULT = 2‘b11;
(* fsm_encoding = "safe" *) // 附加属性：建议工具使用安全编码（如独热码）
reg [1:0] state, next_state;
// 关键！上电或复位后必须进入IDLE状态
always @(posedge clk or negedge rst_n) begin
if (!rst_n) begin
state <= IDLE;
end else begin
state <= next_state;
end
end
// 状态转移逻辑...
always @(*) begin
next_state = state; // 默认保持
safe_state = 1‘b0;
case (state)
IDLE: if (trigger) next_state = ARMED;
ARMED: next_state = FIRING;
FIRING: begin
safe_state = 1‘b1;
next_state = IDLE;
end
default: next_state = FAULT; // 非法状态落入FAULT
endcase
end
// `initial` 在FPGA中确保了可综合的确定初值。
// 综合工具在优化时，会考虑到这个初值约束。
initial begin
state = IDLE;
end
endmodule
四、应用场景、技术优缺点与注意事项
应用场景：
- 跨时钟域同步电路：保护同步寄存器链。
- 调试与观测逻辑：保留用于芯片内部探测或后期分析的信号和计数器。
- IP核与黑盒子模块：防止第三方或已验证模块被改动。
- 安全关键型状态机：确保状态编码和转移逻辑的确定性，防止因优化进入非法状态。
- 模拟混合信号接口：保护连接到ADC/DAC的控制寄存器序列。
- 上电复位与初始化逻辑：确保电路从一个已知的、安全的状态开始工作。
技术优缺点：
- 优点：
- 精确控制：能够针对特定的信号、寄存器或模块进行保护。
- 工具友好：是工具厂商推荐的标准方式，兼容性和可预测性好。
- 意图清晰：在代码中直接体现了设计者的保护意图，便于团队协作和代码维护。
- 缺点：
- 潜在依赖：属性语法可能因工具链不同而有细微差别，影响代码的可移植性。
- 过度使用风险：滥用
dont_touch会严重限制工具的优化能力，导致面积和性能变差。 - 需知识储备：需要设计者了解不同属性的具体含义和工具的支持情况。
注意事项：
- 确认工具支持：在使用任何综合属性前，务必查阅当前使用工具的综合指南（Synthesis Guide）。
- 最小化原则：只对真正关键的部分施加保护。到处使用
dont_touch会让综合工具“束手束脚”，失去优化价值。 - 仿真与综合的差异：综合属性通常只影响综合过程，不影响仿真。确保你的仿真工具（如ModelSim, VCS）能忽略这些属性而不报错。
- 代码审查：将关键逻辑的保护措施作为代码审查的一项内容，确保团队认知一致。
- 后验证：在综合后，一定要查看综合工具生成的报告，检查关键逻辑是否被保留，同步寄存器是否被正确识别和放置。
五、总结
在硬件设计的自动化流程中，综合工具是我们强大的盟友，但有时也需要我们明确地划定边界。保护关键逻辑不被优化，是确保设计从RTL仿真到实际硅片行为一致性的关键一环。掌握并使用好综合属性（如 keep, preserve, dont_touch, async_reg）是最有效、最专业的手段。在必要时，辅以特定的编码技巧，可以应对更复杂或工具支持度有限的情况。
记住，好的硬件工程师不仅要知道如何让工具工作，更要懂得如何“管理”工具，让它的强大能力服务于我们的设计意图，而不是相反。希望这篇博客能帮助你更好地驾驭你的综合工具，确保每一次综合结果都如你所愿。
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